本文系统分析一种采用 \(G_m\) 前馈支路的两级运放补偿方法，并围绕“在 \(C_L=1\,\mathrm{pF}\) 负载下，100 MHz 处仍保持约 40 dB 开环增益”的目标展开设计。文章从小信号模型和传递函数出发，推导前馈支路引入的极点与两个零点，说明应优先消除前馈支路新增极点，并利用第二个零点补偿输出次极点，而不是内部主极点。随后结合 28 nm 工艺器件参数，对跨导、节点电阻、电容及补偿网络进行定量设计，并通过晶体管级仿真验证方案。最终电路在 100 MHz 处获得约 39.76 dB 增益、8.33 GHz 单位增益带宽和 85.24° 相位裕度，同时显著降低了输入级器件尺寸和高带宽设计所需的跨导、电流压力。

本文介绍含正反馈模拟电路中的直流简并点问题，并给出一种基于断环 DC 扫描的统一分析方法。通过比较返回电压 \(V_f=f(V_t)\) 与 \(V_f=V_t\) 的交点，可判断闭环电路可能存在的直流工作点，并利用交点处斜率进一步分析其直流稳定性。文章结合锁存器、带隙基准和全差分运放共模环路三个典型案例，说明错误稳定点的形成机制、直流稳定性与小信号稳定性的区别，以及启动电路和去简并设计的基本思路。

本文针对零中频接收机的仿真需求，介绍了一种通用的 Testbench 结构，并基于该结构系统介绍了转换增益、噪声系数、线性度（三阶交调点 IIP3）、二阶交调点（IIP2）、输入匹配（S11）、镜像抑制比（IRR）、Blocker 1dB 压缩点以及 Blocker 噪声系数共八项关键性能指标的仿真方法。通过设置变量（射频频率、功率、本振频率等），利用 Cadence HB 系列仿真器（HB、HBAC、HBNOISE、HBSP）即可在同一电路平台上灵活完成各项参数的评估。文中详细说明了每种仿真的定义、仿真器配置、变量设置以及后处理步骤，为射频接收机设计人员提供了一套清晰、可操作的仿真指南。

本文从RLC串并联谐振网络出发，系统梳理了谐振的定义、Q值与带宽的关系以及串联“短路”、并联“开路”等直观特性，并提出“三点法”快速分析电路幅频响应。随后深入二阶系统的标准形式与极点分布，借助向量图示法直观解释频域特性（如欠阻尼下的峰值与相移陡峭）和时域响应（超调、调节时间等关键指标）。最后展示如何将高阶系统分解为一阶与二阶子系统的级联，为滤波器、放大器等模拟电路设计提供了一套无需繁琐推导即可建立直觉的实用分析方法。

在模拟集成电路设计中，对电路进行仿真是评估电路能否正常工作以及获知电路的具体性能参数的一个重要的方式。而对于一个特定的模拟电路结构而言，通常会存在数种不同的性能参数来描述电路的具体工作特性，并且某些电路中还会具有一些数字单元需要控制，此外在流片前通常还需要进行一些诸如工艺角和蒙卡之类的的仿真。对于一个模拟电路而言，通常需要运行数种不同的仿真才后才能对电路性能有一个比较全面的了解。这就导致该领域的新人在刚刚掌握仿真器的用法后，会对一个一个运行这数种仿真感到恐惧，同时一个一个运行也会导致大量的时间浪费。这就需要找到一种能够快速并行的运行多种不同类型的仿真的操作方式，从而解放人的手工劳动，减少时间的浪费，将宝贵的时间利用在电路设计中去。本文将主要针对这一问题，介绍 Cadence Virtuso 中 maesrto 仿真平台下的快速仿真方法，从而达到白天配置仿真—>晚上服务器跑仿真->第二天「收菜」（获取并整理仿真结果）的高效仿真模式。

在进行集成电路设计时，通常会遇到需要使用其他公司的 IP 核的情况（例如需要使用 SRAM）。为了保密，这些 IP 核很可能不包含原理图，只包含一个可以应用的版图以及一些必要的用于支持 Cadence 或者 Symopsys 的仿真文件和库文件（例如 Verilog 或者 Verilog-A)等等。 对于这种模块，如何过版图的 LVS 就成了一个需要考虑的问题。 对于这类 IP 核，通常库中还会提供一些用于验证 LVS 的文件，例如网表文件等等。多数情况下这些网表文件是可以被成功导入 Cadence Virtuoso 中去的，但是也存在少量情况下无法导入到 Cadence Virtuoso。这里本人将针对这两种情况，来分别描述一下该如何使用该网表文件验证版图的 LVS。

在Cadence仿真中，使用时域导出的波形文件作为时钟源进行HB或PSS频域仿真时，若仅导入波形而未设置周期，仿真器无法识别信号的周期性，会导致时钟输出变为恒定电平，从而得到错误的频域结果（如转换增益异常）。解决方法是：在电压源的波形文件设置中，手动为波形指定一个周期，使HB/PSS仿真器能正确识别周期信号，从而获得正确的频域仿真结果。